К содержанию
РецензированоRU2019

Логическое проектирование и верификация систем на SystemVerilog

Дональд Томас

Учебная литература · 2019

Аннотация

Книга посвящена System Verilog языку описания аппаратуры, используемому для моделирования электронных систем. Разработчики SystemVerilog сделали его синтаксис похожим на синтаксис языка С, что упрощает освоение. Предполагается, что у читателя есть базовая подготовка в области схемотехники и программирования.

Доказательный фрагмент

«Книга посвящена System Verilog языку описания аппаратуры, используемому для моделирования электронных систем.»

Образец извлечения

Демо-превью

Книга посвящена System Verilog языку описания аппаратуры, используемому для моделирования электронных систем. Полный текст публикации CiteX не хранит — доступ к первоисточнику открывается по DOI согласно лицензии издателя и выбранному плану.

DOI не указан
Цитирований
0
Тип
Журнал
Страна
Узбекистан
Спросить CiteX об этой работе

Смежные источники

[3]ТехникаENРецензированоОткрытый доступ
RESEARCH RESULTS CLEANING GRAIN HARVEST COMBINE HARVESTER

ЖУРНАЛ ТЕХНИЧЕСКИХ ИССЛЕДОВАНИЙЭлмурод Сотволдиевич Умаров, Зиёдбек Шавкатович Халилов +12021

5